发明创造名称：可变读延迟系统
外观设计名称：
决定号：196195
决定日：2019-11-26
委内编号：1F254838
优先权日：2014-04-30
申请（专利）号：201580023322.0
申请日：2015-03-20
复审请求人：高通股份有限公司
无效请求人：
授权公告日：
审定公告日：
专利权人：
主审员：邢鹏
合议组组长：杜宇
参审员：何俊
国际分类号：G11C7/06，G11C7/08
外观设计分类号：
法律依据：专利法第22条第3款
决定要点
：如果一项权利要求与作为最接近现有技术的对比文件存在区别特征，但该区别特征属于本领域公知常识，在该对比文件的基础上结合公知常识得到该权利要求的技术方案是显而易见的，则该权利要求不具备创造性。
全文：
本复审请求涉及申请号为201580023322.0，名称为“可变读延迟系统”的发明专利申请（下称本申请）。申请人为高通股份有限公司。本申请的申请日为2015年03月20日，优先权日为2014年04月30日，公开日为2017年02月22日。
经实质审查，国家知识产权局原审查部门于2018年04月24日发出驳回决定，驳回了本申请，其理由是：权利要求1-2,5,8-18,20-21,23-30相对于对比文件1（US 7177207B1，公告日为2007年02月13日）和本领域公知常识的结合不具备专利法第22条第3款规定的创造性；权利要求3-4,6-7,19,22相对于对比文件1、对比文件2（US 2014059398A1，公开日为2014年02月27日）和本领域公知常识的结合不具备专利法第22条第3款规定的创造性。驳回决定所依据的文本为申请人于2016年10月28日进入中国国家阶段日提交的说明书第0001-0082段、说明书附图图1-7、说明书摘要以及摘要附图，按照条约第28条或41条修改的权利要求第1-30项 。驳回决定所针对的权利要求书如下：
“1. 一种装置，包括：
第一存储器阵列，其包括第一多行；
第二存储器阵列，其包括第二多行，其中所述第二存储器阵列的每一行对应于所述第一存储器阵列的相应行并且包括标签部分和延迟部分，所述延迟部分被配置成存储与所述第一存储器阵列的所述相应行相对应的延迟数据；
所述第一存储器阵列的感测放大器，其被配置成从所述第一存储器阵列的所述第一多行中的第一行感测至少一个数据值；以及
所述第一存储器阵列的选择逻辑，其被配置成基于存储在与所述第一存储器阵列的所述第一行相对应的所述第二存储器阵列的第一行的所述延迟部分中的延迟数据在使得所述感测放大器根据第一感测延迟或第二感测延迟中的至少一者来感测至少一个数据值之间进行选择，其中所述第二感测延迟大于所述第一感测延迟。
2. 如权利要求1所述的装置，其特征在于，对应于所述第一感测延迟的第一误比特率大于对应于所述第二感测延迟的第二误比特率。
3. 如权利要求1所述的装置，其特征在于，进一步包括存储器控制器，其被配置成：
发起对所述至少一个数据值的第一读操作，其中发起所述第一读操作包括向所述选择逻辑发送使得所述选择逻辑执行使得所述感测放大器接收根据所述第一感测延迟所延迟的使能信号的操作的第一选择信号；以及
基于与所述至少一个数据值相关联的指示与所述第一读操作相对应的不可纠正的差错的纠错码(ECC)信息，发起对所述至少一个数据值的第二读操作，其中发起所述第二读操作包括向所述选择逻辑发送使得所述选择逻辑执行使得所述感测放大器接收根据所述第二感测延迟所延迟的使能信号的操作的第二选择信号。
4. 如权利要求3所述的装置，其特征在于，所述存储器控制器被配置成响应于在所述感测放大器接收到根据所述第二感测延迟所延迟的使能信号之后检测到不能使用所述纠错码(ECC)信息来纠正的不可纠正的差错而指示严重差错。
5. 如权利要求1所述的装置，其特征在于，所述第二存储器阵列存储多个读延迟值，其中所述第二存储器阵列是与所述第一存储器阵列不同类型的存储器阵列；并且进一步包括：
存储器控制器，其被配置成发起对所述至少一个数据值的读操作，其中发起所述读操作包括基于所述多个读延迟值中的相应读延迟值向所述选择逻辑发送使得所述选择逻辑选择所述第一感测延迟或所述第二感测延迟的选择信号。
6. 如权利要求5所述的装置，其特征在于，所述存储器控制器被配置成在使用所述第一感测延迟读取至少一个数据值之后基于与所述至少一个数据值相关联的指示不可纠正的差错的纠错码(ECC)信息来修改所述多个读延迟值中的所述相应读延迟值以指示所述第二感测延迟。
7. 如权利要求6所述的装置，其特征在于，所述存储器控制器被配置成响应于在所述感测放大器接收到根据所述第二感测延迟所延迟的使能信号之后检测到不能使用所述纠错码(ECC)信息来纠正的不可纠正的差错而指示严重差错。
8. 如权利要求5所述的装置，其特征在于，所述第二存储器阵列对应于易失性存储器器件且所述第一存储器阵列对应于非易失性存储器器件，其中所述第二存储器阵列包括所述多个读延迟值，并且其中所述存储器控制器被配置成在包括所述第一存储器阵列和所述第二存储器阵列的电子设备通电之际将所述多个读延迟值从所述第一存储器阵列转移到所述第二存储器阵列。
9. 如权利要求8所述的装置，其特征在于，所述多个读延迟值的所述转移包括串行转移操作。
10. 如权利要求8所述的装置，其特征在于，所述多个读延迟值的所述转移包括并行转移操作。
11. 如权利要求5所述的装置，其特征在于，所述第一存储器阵列包括磁阻随机存取存储器(MRAM)阵列、自旋转移矩(STT)MRAM阵列、闪存存储器阵列、电阻性随机存取存储器(ReRAM)阵列、相变随机存取存储器(PCRAM)阵列、静态随机存取存储器(SRAM)阵列、动态随机存取存储器(DRAM)阵列、或其组合。
12. 如权利要求5所述的装置，其特征在于，所述第二存储器阵列包括静态随机存取存储器(SRAM)阵列。
13. 如权利要求5所述的装置，其特征在于，所述第二存储器阵列是配置成存储将存储器地址映射至所述第一存储器阵列的字线的信息的标签阵列。
14. 如权利要求5所述的装置，其特征在于，所述第二存储器阵列包括多个寄存器。
15. 如权利要求14所述的装置，其特征在于，所述多个读延迟值被存储在所述第一存储器阵列处，并且其中所述存储器控制器被配置成在包括所述多个寄存器和所述第一存储器阵列的电子设备通电之际将所述多个读延迟值从所述第一存储器阵列转移到所述多个寄存器。
16. 如权利要求1所述的装置，其特征在于，所述装置被集成到至少一个管芯中。
17. 如权利要求1所述的装置，其特征在于，进一步包括其中集成有所述第一存储器阵列的设备，所述设备选自移动电话、平板设备、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
18. 一种方法，包括：
响应于读操作请求，从第一感测延迟或第二感测延迟中选择特定感测延迟，其中所述第二感测延迟大于所述第一感测延迟；以及
向感测放大器发送信号以使得所述感测放大器根据所述特定感测延迟来感测第一存储器阵列的第一行中的至少一个数据值，所述第一存储器阵列包括第一多行，其中所述特定感测延迟基于存储在与所述第一存储器阵列的第一行相对应的第二存储器阵列的第一行的延迟部分中的延迟数据而被选择，其中所述第二存储器阵列包括第二多行，其中所述第二存储器阵列的每一行对应于所述第一存储器阵列的相应行并且包括标签部分和所述延迟部分。
19. 如权利要求18所述的方法，其特征在于，进一步包括：
在所述特定感测延迟对应于所述第一感测延迟时，响应于与所述至少一个数据值相关联的指示不可纠正的差错的纠错码(ECC)信息而向所述感测放大器发送第二信号以使得所述感测放大器接收根据所述第二感测延迟所延迟的使能信号。
20. 如权利要求18所述的方法，其特征在于，所述第一感测延迟包括用于使得所述感测放大器的输出稳定于所述数据值的第一时间区间并且所述第二感测延迟包括用于使得所述感测放大器的所述输出稳定于所述数据值的第二时间区间。
21. 如权利要求18所述的方法，其特征在于，选择所述特定感测延迟包括：
接收读延迟值；以及
基于所述读延迟值来选择所述特定感测延迟。
22. 如权利要求21所述的方法，其特征在于，进一步包括：
在所述特定感测延迟对应于所述第一感测延迟时，响应于与所述至少一个数据值相关联的指示不可纠正的差错的纠错码(ECC)信息而修改所述读延迟值以指示所述第二感测延迟。
23. 如权利要求21所述的方法，其特征在于，所述读延迟值被存储在所述第二存储器阵列处并且对应于基于所述读操作请求要被读取的至少一个特定存储器单元。
24. 如权利要求23所述的方法，其特征在于，进一步包括：
一旦包括所述第一存储器阵列和所述第二存储器阵列的电子设备通电，就将多个读延迟值从所述第一存储器阵列转移到所述第二存储器阵列，其中所述第一存储器阵列对应于非易失性存储器器件并且所述第二存储器阵列对应于易失性存储器器件。
25. 如权利要求18所述的方法，其特征在于，选择所述特定感测延迟和发送所述信号是由集成在电子设备中的处理器发起的。
26. 一种装备，包括：
用于存储数据的第一装置，其包括第一多行；
用于存储数据的第二装置，其包括第一多行，其中用于存储数据的所述第二装置的每一行对应于用于存储数据的所述第一装置的相应行并且包括标签部分和延迟部分，所述延迟部分被配置成存储与用于存储数据的所述第一装置的所述相应行相对应的延迟数据；
用于从用于存储数据的所述第一装置的所述第一多行中的第一行感测至少一个数据值的装置；以及
用于基于存储在与用于存储数据的所述第一装置的所述第一行相对应的 用于存储数据的所述第二装置的第一行的所述延迟部分中的延迟数据在使得所述用于感测至少一个数据值的装置根据第一感测延迟或第二感测延迟来感测至少一个数据值之间进行选择的装置，其中所述第二感测延迟大于所述第一感测延迟。
27. 如权利要求26所述的装备，其特征在于，所述装备被集成到至少一个管芯中。
28. 如权利要求26所述的装备，其特征在于，进一步包括选自其中集成有用于存储数据的所述第一装置、所述用于感测至少一个数据值的装置和所述用于选择的装置的以下各项的设备：移动电话、平板设备、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
29. 一种存储指令的非瞬态计算机可读介质，所述指令在由处理器执行时使所述处理器：
响应于读操作请求，发起从第一感测延迟或第二感测延迟中选择特定感测延迟，其中所述第二感测延迟大于所述第一感测延迟；以及
发起向感测放大器发送信号以使得所述感测放大器根据所述特定感测延迟来感测第一存储器阵列的第一行中的至少一个数据值，所述第一存储器阵列包括第一多行，其中所述特定感测延迟基于存储在与所述第一存储器阵列的第一行相对应的第二存储器阵列的第一行的延迟部分中的延迟数据而被选择，其中所述第二存储器阵列包括第二多行，其中所述第二存储器阵列的每一行对应于所述第一存储器阵列的相应行并且包括标签部分和所述延迟部分。
30. 如权利要求29所述的非瞬态计算机可读介质，其特征在于，进一步包括选自其中集成有所述非瞬态计算机可读介质的以下各项的设备：移动电话、平板设备、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。”。
申请人（下称复审请求人）对上述驳回决定不服,于2018年06月28日向国家知识产权局提出了复审请求，未对权利要求书进行修改。复审请求人认为：对比文件1反向教导将具有对应于存储器块的相应行的延迟值的延迟控制熔丝应用于每个配置熔丝行，因为对比文件1旨在使管芯面积开销最小化，而增加的配置熔丝行以及每个配置熔丝行中的延迟控制熔丝将极大地提高管芯面积开销，因此对比文件1未公开或教导“所述第一存储器阵列的选择逻辑，其被配置成基于存储在与所述第一存储器阵列的所述第一行相对应的所述第二存储器阵列的第一行的所述延迟部分中的延迟数据在使得所述感测放大器根据第一感测延迟或第二感测延迟中的至少一者来感测至少一个数据值之间进行选择，其中所述第二感测延迟大于所述第一感测延迟”；在对比文件1最多教导延迟控制熔丝被提供以存储对应于存储器块的所有行的延迟值的基础上，本领域技术人员将不会得到关于“第二存储器阵列，其包括第二多行，其中所述第二存储器阵列的每一行对应于所述第一存储器阵列的相应行并且包括标签部分和延迟部分，所述延迟部分被配置成存储与所述第一存储器阵列的所述相应行相对应的延迟数据”的任何启示。
经形式审查合格，国家知识产权局于2018年07月06日依法受理了该复审请求，并将其转送至原审查部门进行前置审查。
原审查部门在前置审查意见书中认为复审请求人的意见陈述不具备说服力，因而坚持原驳回决定。
随后，国家知识产权局成立合议组对本案进行审理。
合议组于2019 年06 月10 日向复审请求人发出复审通知书，指出：权利要求1-2,5,8-18,20-21,23-30相对于对比文件1和本领域公知常识的结合不具备专利法第22条第3款规定的创造性；权利要求3-4,6-7,19,22相对于对比文件1、对比文件2和本领域公知常识的结合不具备专利法第22条第3款规定的创造性。
复审请求人于2019 年07 月03 日提交了意见陈述书，同时提交了权利要求书的修改替换文本。复审请求人认为：对比文件1中熔丝存储的只是一个值而不是多个值。复审请求时新修改的权利要求书如下：
“1. 一种装置，包括：
第一存储器阵列，其包括第一多行；
第二存储器阵列，其包括第二多行并且存储多个读延迟值，其中所述第二存储器阵列的每一行对应于所述第一存储器阵列的相应行并且包括标签部分和延迟部分，所述延迟部分被配置成存储与所述第一存储器阵列的所述相应行相对应的延迟数据；
所述第一存储器阵列的感测放大器，其被配置成从所述第一存储器阵列的所述第一多行中的第一行感测至少一个数据值；
所述第一存储器阵列的选择逻辑，其被配置成基于存储在与所述第一存储器阵列的所述第一行相对应的所述第二存储器阵列的第一行的所述延迟部分中的延迟数据在使得所述感测放大器根据第一感测延迟或第二感测延迟中的至少一者来感测至少一个数据值之间进行选择，其中所述第二感测延迟大于所述第一感测延迟；以及
存储器控制器，其被配置成发起对所述至少一个数据值的读操作，其中发起所述读操作包括基于所述多个读延迟值中的相应读延迟值向所述选择逻辑发送使得所述选择逻辑选择所述第一感测延迟或所述第二感测延迟的选择信号。
2. 如权利要求1所述的装置，其特征在于，对应于所述第一感测延迟的第一误比特率大于对应于所述第二感测延迟的第二误比特率。
3. 如权利要求1所述的装置，其特征在于，所述存储器控制器被进一步配置成：
发起对所述至少一个数据值的第一读操作，其中发起所述第一读操作包括向所述选择逻辑发送使得所述选择逻辑执行使得所述感测放大器接收根据所述第一感测延迟所延迟的使能信号的操作的第一选择信号；以及
基于与所述至少一个数据值相关联的指示与所述第一读操作相对应的不 可纠正的差错的纠错码(ECC)信息，发起对所述至少一个数据值的第二读操作，其中发起所述第二读操作包括向所述选择逻辑发送使得所述选择逻辑执行使得所述感测放大器接收根据所述第二感测延迟所延迟的使能信号的操作的第二选择信号。
4. 如权利要求3所述的装置，其特征在于，所述存储器控制器被配置成响应于在所述感测放大器接收到根据所述第二感测延迟所延迟的使能信号之后检测到不能使用所述纠错码(ECC)信息来纠正的不可纠正的差错而指示严重差错。
5. 如权利要求1所述的装置，其特征在于，所述第二存储器阵列是与所述第一存储器阵列不同类型的存储器阵列。
6. 如权利要求1所述的装置，其特征在于，所述存储器控制器被配置成在使用所述第一感测延迟读取至少一个数据值之后基于与所述至少一个数据值相关联的指示不可纠正的差错的纠错码(ECC)信息来修改所述多个读延迟值中的所述相应读延迟值以指示所述第二感测延迟。
7. 如权利要求6所述的装置，其特征在于，所述存储器控制器被配置成响应于在所述感测放大器接收到根据所述第二感测延迟所延迟的使能信号之后检测到不能使用所述纠错码(ECC)信息来纠正的不可纠正的差错而指示严重差错。
8. 如权利要求1所述的装置，其特征在于，所述第二存储器阵列对应于易失性存储器器件且所述第一存储器阵列对应于非易失性存储器器件，其中所述第二存储器阵列包括所述多个读延迟值，并且其中所述存储器控制器被配置成在包括所述第一存储器阵列和所述第二存储器阵列的电子设备通电之际将所述多个读延迟值从所述第一存储器阵列转移到所述第二存储器阵列。
9. 如权利要求8所述的装置，其特征在于，所述多个读延迟值的所述转移包括串行转移操作。
10. 如权利要求8所述的装置，其特征在于，所述多个读延迟值的所述转移包括并行转移操作。
11. 如权利要求5所述的装置，其特征在于，所述第一存储器阵列包括磁阻随机存取存储器(MRAM)阵列、自旋转移矩(STT)MRAM阵列、闪存存储器阵列、电阻性随机存取存储器(ReRAM)阵列、相变随机存取存储器(PCRAM)阵列、静态随机存取存储器(SRAM)阵列、动态随机存取存储器(DRAM)阵列、或其组合。
12. 如权利要求5所述的装置，其特征在于，所述第二存储器阵列包括静态随机存取存储器(SRAM)阵列。
13. 如权利要求5所述的装置，其特征在于，所述第二存储器阵列是配置成存储将存储器地址映射至所述第一存储器阵列的字线的信息的标签阵列。
14. 如权利要求5所述的装置，其特征在于，所述第二存储器阵列包括多个寄存器。
15. 如权利要求14所述的装置，其特征在于，所述多个读延迟值被存储在所述第一存储器阵列处，并且其中所述存储器控制器被配置成在包括所述多个寄存器和所述第一存储器阵列的电子设备通电之际将所述多个读延迟值从所述第一存储器阵列转移到所述多个寄存器。
16. 如权利要求1所述的装置，其特征在于，所述装置被集成到至少一个管芯中。
17. 如权利要求1所述的装置，其特征在于，进一步包括其中集成有所述第一存储器阵列的设备，所述设备选自移动电话、平板设备、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
18. 一种方法，包括：
响应于读操作请求，从第一感测延迟或第二感测延迟中选择特定感测延迟，其中所述第二感测延迟大于所述第一感测延迟；以及
向感测放大器发送信号以使得所述感测放大器根据所述特定感测延迟来感测第一存储器阵列的第一行中的至少一个数据值，所述第一存储器阵列包括第一多行，其中所述特定感测延迟基于存储在与所述第一存储器阵列的第一行相对应的第二存储器阵列的第一行的延迟部分中的延迟数据而被选择，其中所述第二存储器阵列包括第二多行并且存储多个读延迟值，其中所述第二存储器阵列的每一行对应于所述第一存储器阵列的相应行并且包括标签部分和所述延迟部分，并且
其中选择所述特定感测延迟包括：
接收所述多个读延迟值中的一读延迟值；以及
基于所述读延迟值来选择所述特定感测延迟。
19. 如权利要求18所述的方法，其特征在于，进一步包括：
在所述特定感测延迟对应于所述第一感测延迟时，响应于与所述至少一个数据值相关联的指示不可纠正的差错的纠错码(ECC)信息而向所述感测放大器发送第二信号以使得所述感测放大器接收根据所述第二感测延迟所延迟的使能信号。
20. 如权利要求18所述的方法，其特征在于，所述第一感测延迟包括用于使得所述感测放大器的输出稳定于所述数据值的第一时间区间并且所述第二感测延迟包括用于使得所述感测放大器的所述输出稳定于所述数据值的第二时间区间。
21. 如权利要求18所述的方法，其特征在于，进一步包括：
在所述特定感测延迟对应于所述第一感测延迟时，响应于与所述至少一个数据值相关联的指示不可纠正的差错的纠错码(ECC)信息而修改所述读延迟值以指示所述第二感测延迟。
22. 如权利要求18所述的方法，其特征在于，所述读延迟值对应于基于所述读操作请求要被读取的至少一个特定存储器单元。
23. 如权利要求22所述的方法，其特征在于，进一步包括：
一旦包括所述第一存储器阵列和所述第二存储器阵列的电子设备通电，就将所述多个读延迟值从所述第一存储器阵列转移到所述第二存储器阵列，其中所述第一存储器阵列对应于非易失性存储器器件并且所述第二存储器阵列对应于易失性存储器器件。
24. 如权利要求18所述的方法，其特征在于，选择所述特定感测延迟和发送所述信号是由集成在电子设备中的处理器发起的。
25. 一种装备，包括：
用于存储数据的第一装置，其包括第一多行；
用于存储数据的第二装置，其包括第一多行并且存储多个读延迟值，其中用于存储数据的所述第二装置的每一行对应于用于存储数据的所述第一装置的相应行并且包括标签部分和延迟部分，所述延迟部分被配置成存储与用于存储数据的所述第一装置的所述相应行相对应的延迟数据；
用于从用于存储数据的所述第一装置的所述第一多行中的第一行感测至少一个数据值的装置；
用于基于存储在与用于存储数据的所述第一装置的所述第一行相对应的用于存储数据的所述第二装置的第一行的所述延迟部分中的延迟数据在使得所述用于感测至少一个数据值的装置根据第一感测延迟或第二感测延迟来感 测至少一个数据值之间进行选择的装置，其中所述第二感测延迟大于所述第一感测延迟；以及
用于发起对所述至少一个数据值的读操作的装置，其中发起所述读操作包括基于所述多个读延迟值中的相应读延迟值向所述用于选择的装置发送使得所述用于选择的装置选择所述第一感测延迟或所述第二感测延迟的选择信号。
26. 如权利要求25所述的装备，其特征在于，所述装备被集成到至少一个管芯中。
27. 如权利要求25所述的装备，其特征在于，进一步包括选自其中集成有用于存储数据的所述第一装置、所述用于感测至少一个数据值的装置和所述用于选择的装置的以下各项的设备：移动电话、平板设备、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。
28. 一种存储指令的非瞬态计算机可读介质，所述指令在由处理器执行时使所述处理器：
响应于读操作请求，发起从第一感测延迟或第二感测延迟中选择特定感测延迟，其中所述第二感测延迟大于所述第一感测延迟；以及
发起向感测放大器发送信号以使得所述感测放大器根据所述特定感测延迟来感测第一存储器阵列的第一行中的至少一个数据值，所述第一存储器阵列包括第一多行，其中所述特定感测延迟基于存储在与所述第一存储器阵列的第一行相对应的第二存储器阵列的第一行的延迟部分中的延迟数据而被选择，其中所述第二存储器阵列包括第二多行并且存储多个读延迟值，其中所述第二存储器阵列的每一行对应于所述第一存储器阵列的相应行并且包括标签部分和所述延迟部分，并且
其中选择所述特定感测延迟包括：
接收所述多个读延迟值中的一读延迟值；以及
基于所述读延迟值来选择所述特定感测延迟。
29. 如权利要求28所述的非瞬态计算机可读介质，其特征在于，进一步包括选自其中集成有所述非瞬态计算机可读介质的以下各项的设备：移动电话、平板设备、机顶盒、音乐播放器、视频播放器、娱乐单元、导航设备、通信设备、个人数字助理(PDA)、位置固定的数据单元、以及计算机。”。
在上述程序的基础上，合议组认为本案事实已经清楚，可以作出审查决定。
二、决定的理由
审查文本的认定
复审请求人在答复复审通知书时提交了权利要求书的修改替换文本，经审查，所述修改符合专利法第33条以及专利法实施细则第61条第1款的规定。因此本复审决定所针对的审查文本为：复审请求人于2016年10月28日进入中国国家阶段日提交的说明书第0001-0082段、说明书附图图1-7、说明书摘要以及摘要附图，于2019年07月03日提交的权利要求第1-29项。
关于专利法第22条第3款
专利法第22条第3款规定：创造性，是指与现有技术相比，该发明具有突出的实质性特点和显著的进步。
本复审请求审查决定所使用的对比文件与驳回决定及复审通知书中所使用的对比文件相同，即：
对比文件1：US 7177207B1，公告日为2007年02月13日；
对比文件2：US 2014059398A1，公开日为2014年02月27日。
2.1、权利要求1请求保护一种装置，对比文件1公开了一种集成电路，并具体公开了如下技术特征（参见对比文件1说明书第2栏倒数第1段-第5栏倒数第2段及图1-4）：集成电路100包括存储核心102、列电路104、行电路106、解码器108、时序控制电路110、存储器接口114、配置熔断112，配置电路116、逻辑电路118；存储核心102具有任意数量的存储单元块（行电路实现对存储核心行的选择，因此存储核心必然包括多个行，相当于第一存储器阵列，其包括第一多行），每个存储器块120都关联于一定数量的配置熔断112，配置熔断112例如可以是可编程随机访问存储单元，熔断，反熔断以及其他类型的配置存储，其可以是一个或多个配置熔断行并结合到存储器块120中作为其一部分（相当于第二存储器阵列，其包括第二多行并且存储多个读延迟值）；一个或多个配置熔断112用作感测放大器使能信号的延迟控制熔断（相当于本申请的延迟数据），配置熔断112的输出信号被提供给时序控制电路110；参见图2，时序控制电路110由时序脉冲产生电路208和延迟控制电路210构成，时序脉冲产生电路208向延迟控制电路210提供感测放大器控制信号212，用以在配置熔断112的控制下延迟感测放大器控制信号212，延迟控制电路210然后将延迟后的感测放大器控制信号212作为感测放大器使能信号214提供给感测放大器206，感测相应位线上的数据（相当于第一存储器阵列的感测放大器，从所述第一存储器阵列的所述第一多行中的第一行感测至少一个数据值）；时序由延迟控制电路210确定，其基于配置熔断（例如112（1）至112（4））中存储的值来调整感测放大器使能信号214的时序，图表1中所示熔断代码0001与Delay[0]对应，熔断代码0010与Delay[0] Delay[1]对应，熔断代码0100与Delay[0] Delay[1] Delay[2]对应，熔断代码1000与Delay[0] Delay[1] Delay[2] Delay[3]对应（相当于所述第一存储器阵列的选择逻辑，其被配置成基于存储在与所述第一存储器阵列的延迟数据在使得所述感测放大器根据第一感测延迟或第二感测延迟中的至少一者来感测至少一个数据值之间进行选择；相当于存储器控制器，其被配置成发起对所述至少一个数据值的读操作，其中发起所述读操作包括基于所述多个读延迟值中的相应读延迟值向所述选择逻辑发送使得所述选择逻辑选择所述第一感测延迟或所述第二感测延迟的选择信号）；根据表1，熔断值被从低到高来设置，越高的熔断值其访问时间也越长，Delay[0] Delay[1] Delay[2] Delay[3]大于Delay[0]（相当于第二感测延迟大于第一感测延迟）。
本申请中为了实现存储器延迟可变，将与延迟相关的延迟数据存储于另一个存储器中，并且延迟数据与存储器的行具有对应关系。从对比文件1上述公开的内容可知，对比文件1中为了实现提供合适的放大器时序使用配置熔断对延迟进行控制，该配置熔断是针对存储器块的，也实现了存储器延迟可变，将与延迟相关的延迟数据存储于另一个存储器中。由此可见，权利要求1请求保护的技术方案与对比文件1相比区别在于：其中所述第二存储器阵列的每一行对应于所述第一存储器阵列的相应行并且包括标签部分和延迟部分，所述延迟部分被配置成存储与所述第一存储器阵列的所述相应行相对应的延迟数据，并基于与所述第一存储器阵列的所述第一行相对应的所述第二存储器阵列的第一行的所述延迟部分中的延迟数据选择感测延迟。基于上述区别技术特征，权利要求1实际要解决的问题是如何存储延迟数据使其更能灵活的控制存储单元读取的延迟时间。
对于上述区别特征，对比文件1已经公开了在感测放大器读取存储器阵列的相应行之时，通过熔断值所代表的延迟时长来延迟感测放大器的读取时间，熔断值可以存储在可编程随机访问存储单元中，为了提高对存储器阵每行延迟时间的可配置性，本领域技术人员容易想到的将熔断值与存储器的行对应的存储，即将延迟数据存储的行配置成与所述第一存储器阵列的所述相应行相对应；而对于存储器阵列的行而言，其包含标签部分以及用于存储数据的相关记录部分是本领域中常见的存储器设置方式，属于本领域公知常识，本领域技术人员容易在此基础之上，将代表延迟时长的数据存储于该相关记录部分中以形成延迟数据，以便用于感测放大器在读取数据时对感测放大器实施控制，是不需要花费创造性劳动的。因此，在对比文件1的基础上结合上述公知常识得到权利要求1请求保护的技术方案是显而易见的，权利要求1不具备突出的实质性特点和显著的进步，因而不具备专利法第22条第3款规定的创造性。
2.2、权利要求2的附加技术特征已在对比文件1中公开，对比文件1（见说明书第5栏第2-4段）描述了对延迟控制熔断设置了低值时，其具有最少的错误容量，而对延迟控制熔断设置了高值时，其具有最大的错误容量（相当于对应于所述第一感测延迟的第一误比特率大于对应于所述第二感测延迟的第二误比特率）。因此当其引用的权利要求1不具备创造性时，权利要求2也不具备专利法第22条第3款规定的创造性。
2.3、对于权利要求3和4的附加技术特征，对比文件1公开了时序脉冲产生电路208向延迟控制电路210提供感测放大器控制信号212，用以在配置熔断112的控制下延迟感测放大器控制信号212，延迟控制电路210然后将延迟后的感测放大器控制信号212作为感测放大器使能信号214提供给感测放大器206，感测相应位线上的数据（相当于发起对所述至少一个数据值的第一读操作，其中发起所述第一读操作包括向所述选择逻辑发送使得所述选择逻辑执行使得所述感测放大器接收根据所述第一感测延迟所延迟的使能信号的操作的第一选择信号）。对比文件1没有公开权利要求3和4中有关依据不可纠正的差错的纠错码信息发起第二读操作的特征。而对比文件2公开了一种用于非易失性存储器的自适应错误纠正方法，该方法使用ECC例程来检测那些不可纠正的比特错误，如果错误是可纠正的，就将纠正过的数据输出到外部电路；如果错误是不可纠正的，就调整感测放大器的操作参数，重新读取数据，操作参数可以是感测放大器的读取时序（参见说明书第2、11、12栏）。由此可见，对比文件2公开了验证错误是否不可纠正的技术手段，并且给出了调整之后再读取的技术启示，本领域技术人员有动机在对比文件2的启示下，将其技术手段结合到对比文件1中，从而利用第二感测延迟再读取数据，这是容易想到的。而对于本领域技术人员来说，发现不能纠正的错误时报告严重错误这是本领域常见的技术手段，属于本领域公知常识。因此，在对比文件1、2的基础上结合上述公知常识得到权利要求3和4的技术方案是显而易见的，权利要求3和4不具备突出的实质性特点和显著的进步，因而不具备专利法第22条第3款规定的创造性。
2.4、对于权利要求5的附加技术特征，虽然对比文件1没有公开“第二存储器阵列是与第一存储器阵列不同类型的存储器阵列”，但其给出了配置熔断可以是可编程静态随机存取存储器单元等类型（参见对比文件1说明书第3栏第2段），本领域技术人员在此前提下，可根据设计需要选择不同类型的存储器阵列，这属于本领域的公知常识。因此在其引用的权利要求1不具备创造性的前提下，权利要求5也不具备专利法第22条第3款规定的创造性。
2.5、对于权利要求6和7的附加技术特征，对比文件1描述了存储在配置熔断112（1）至112（4）中的值是可以改变的（参见对比文件1说明书第4栏第4段），而对比文件2公开的用于非易失性存储器的自适应错误纠正方法中，使用ECC例程来检测那些不可纠正的比特错误，如果错误是不可纠正的，就调整感测放大器的操作参数，重新读取数据（参见对比文件2说明书第11、12栏），可见其给出了使用ECC信息来修改相关读取参数的启示。因此在对比文件1和2相结合的情况下得到权利要求6的附加技术特征所进一步限定的技术方案是显而易见的；而对于权利要求7，在发现不能纠正的错误时报告严重错误这是本领域常见的技术手段，属于公知常识。因此，在对比文件1、2的基础上结合上述公知常识得到权利要求6和7的技术方案是显而易见的，权利要求6和7不具备突出的实质性特点和显著的进步，因而不具备专利法第22条第3款规定的创造性。
2.6、对于权利要求8的附加技术特征，对比文件1公开了存储了多个配置熔断的配置熔断行112可以是可编程静态随机存取存储器单元，或者其他类型的易失或者非易失存储器（参见对比文件1说明书第3栏第2段）（相当于所述第二存储器阵列对应于易失性存储器器件）。而在对比文件1公开内容的基础上，本领域技术人员选择第一存储阵列为非易失性存储器是不需要花费创造性劳动的，并且本领域技术人员可以根据存储器类型不同，选择在系统接电之时将数据从一个存储设备转移到另一个存储设备以便后续使用，也是本领域的常用技术手段，属于公知常识。因此在其引用的权利要求5不具备创造性的前提下，权利要求8也不具备专利法第22条第3款规定的创造性。
2.7、对于权利要求9-10，对数据转移时使用串行转移或并行转移是本领域的公知常识；权利要求11的附加技术特征中给出的存储器阵列类型是本领域已知的，属于公知常识；权利要求12的附加技术特征已被对比文件1所公开（参见对比文件1说明书第3栏第2段）：对比文件1公开了存储了多个配置熔断的配置熔断行112可以是可编程静态随机存取存储器单元。对于权利要求13的附加技术特征，当将两个存储器阵列相互关联时，将其中一个存储器的地址映射至另一个存储器的字线，从而形成关于此信息的标签阵列，是本领域的常见技术手段，属于公知常识；对于权利要求14和15的附加技术特征，以寄存器存储数据，并在接电时将数据从存储器转移至寄存器以便后续使用，是本领域的常用技术手段，属于公知常识；对于权利要求16的附加技术特征，将设备集成到至少一个管芯中，在本领域中是常见的方式，属于公知常识；对于权利要求17，集成了存储器阵列的设备应用于多种电子设备中是本领域的公知常识。因此在其引用的权利要求不具备创造性的前提下，权利要求9-17也不具备专利法第22条第3款规定的创造性。
2.8、权利要求18请求保护一种方法，对比文件1公开一种调整感测放大器延迟时间的方法，并具体公开了如下技术特征（参见对比文件1说明书第2栏倒数第1段-第5栏倒数第2段及图1-4）：集成电路100包括存储核心102、列电路104、行电路106、解码器108、时序控制电路110、存储器接口114、配置熔断112，配置电路116、逻辑电路118；存储核心102具有任意数量的存储单元块（行电路实现对存储核心行的选择，因此存储核心必然包括多个行，相当于第一存储器阵列包括第一多行），每个存储器块120都关联于一定数量的配置熔断112，配置熔断112例如可以是可编程随机访问存储单元，熔断，反熔断以及其他类型的配置存储，其可以是一个或多个配置熔断行并结合到存储器块120中作为其一部分（相当于第二存储器阵列包括第二多行并且存储多个读延迟值）；一个或多个配置熔断112用作感测放大器使能信号的延迟控制熔断（相当于本申请的延迟数据），配置熔断112的输出信号被提供给时序控制电路110；参见图2，时序控制电路110由时序脉冲产生电路208和延迟控制电路210构成，时序脉冲产生电路208向延迟控制电路210提供感测放大器控制信号212，用以在配置熔断112的控制下延迟感测放大器控制信号212，延迟控制电路210然后将延迟后的感测放大器控制信号212作为感测放大器使能信号214提供给感测放大器206，感测相应位线上的数据；时序由延迟控制电路210确定，其基于配置熔断（例如112（1）至112（4））中存储的值来调整感测放大器使能信号214的时序，图表1中所示熔断代码0001与Delay[0]对应，熔断代码0010与Delay[0] Delay[1]对应，熔断代码0100与Delay[0] Delay[1] Delay[2]对应，熔断代码1000与Delay[0] Delay[1] Delay[2] Delay[3]对应（相当于响应于读操作请求，从第一感测延迟或第二感测延迟中选择特定感测延迟；向感测放大器发送信号以使得所述感测放大器根据所述特定感测延迟来感测第一存储器阵列的第一行中的至少一个数据值；其中选择所述特定感测延迟包括：接收所述多个读延迟值中的一读延迟值；以及基于所述读延迟值来选择所述特定感测延迟）；根据表1，熔断值被从低到高来设置，越高的熔断值其访问时间也越长，Delay[0] Delay[1] Delay[2] Delay[3]大于Delay[0]（相当于第二感测延迟大于第一感测延迟）。
本申请中为了实现存储器延迟可变，将与延迟相关的延迟数据存储于另一个存储器中，并且延迟数据与存储器的行具有对应关系。从对比文件1上述公开的内容可知，对比文件1中为了实现提供合适的放大器时序使用配置熔断对延迟进行控制，该配置熔断是针对存储器块的，，也实现了存储器延迟可变，将与延迟相关的延迟数据存储于另一个存储器中。由此可见，权利要求18请求保护的技术方案与对比文件1相比区别在于：感测延迟是基于存储在与第一存储器阵列的第一行相对应的第二存储器阵列的第一行的延迟部分中的延迟数据，所述第二存储器阵列的第一行对应于第一存储器阵列的第一行并且包括标签部分和所述延迟部分。基于上述区别特征，权利要求18实际要解决的问题是如何存储延迟数据使其更能灵活的控制存储单元读取的延迟时间。
对于上述区别特征，对比文件1已经公开了在感测放大器读取存储器阵列的相应行之时，通过熔断值所代表的延迟时长来延迟感测放大器的读取时间，熔断值可以存储在可编程随机访问存储单元中，为了提高对存储器阵每行延迟时间的可配置性，本领域技术人员容易想到的将熔断值与存储器的行对应的存储，即将延迟数据存储的行配置成与所述第一存储器阵列的所述相应行相对应；而对于存储器阵列的行而言，其包含标签部分以及用于存储数据的相关记录部分是本领域中常见的存储器设置方式，属于本领域公知常识。本领域技术人员容易在此基础之上，将代表延迟时长的数据存储于该相关记录部分中以形成延迟数据，以便用于感测放大器在读取数据时对感测放大器实施控制，是不需要花费创造性劳动的。因此，在对比文件1的基础上结合上述公知常识得到权利要求18请求保护的技术方案是显而易见的，权利要求18不具备突出的实质性特点和显著的进步，因而不具备专利法第22条第3款规定的创造性。
2.9、对于权利要求19的附加技术特征，对比文件2公开了一种用于非易失性存储器的自适应错误纠正方法，该方法使用ECC例程来检测那些不可纠正的比特错误，如果错误是可纠正的，就将纠正过的数据输出到外部电路；如果错误是不可纠正的，就调整感测放大器的操作参数，重新读取数据（见对比文件2说明书第11、12栏）。由此可见，对比文件2公开了验证错误是否不可纠正的技术手段，并且给出了调整之后再读取的技术启示，本领域技术人员有动机在对比文件2的启示下，将其技术手段结合到对比文件1中，从而利用第二感测延迟再读取数据，这是容易想到的。因此在对比文件1和公知常识的基础上结合对比文件2得到权利要求19请求保护的技术方案是显而易见的，权利要求19不具备突出的实质性特点和显著的进步，因而不具备专利法第22条第3款规定的创造性。
2.10、权利要求20的附加技术特征已被对比文件1公开（参见对比文件1图4），即感测延迟使感测放大器的输出稳定于一定的时间区间。因此在其引用的权利要求18不具备创造性的前提下，权利要求20也不具备专利法第22条第3款规定的创造性。
2.11、对于权利要求21，对比文件1描述了存储在配置熔断112（1）至112（4）中的值是可以改变的（参见对比文件1说明书第4栏第4段），而对比文件2公开的用于非易失性存储器的自适应错误纠正方法中，使用ECC例程来检测那些不可纠正的比特错误，如果错误是不可纠正的，就调整感测放大器的操作参数，重新读取数据（参见对比文件2说明书第11、12栏），可见其给出了利用ECC信息来修改相关读取参数的启示。因此，利用表示不可纠正的差错的ECC码信息来修改延迟值，是在对比文件1和2相结合的情况下所容易想到的。因此，在对比文件1、2的基础上结合上述公知常识得到权利要求21的技术方案是显而易见的，权利要求21不具备突出的实质性特点和显著的进步，因而不具备专利法第22条第3款规定的创造性。
2.12、权利要求22的附加技术特征在已被对比文件1公开（参见对权利要求18的评述）；对于权利要求23的附加技术特征，对比文件1公开了存储了多个配置熔断的配置熔断行112可以是可编程静态随机存取存储器单元，或者其他类型的易失或者非易失存储器（参见对比文件1说明书第3栏第2段）（相当于所述第二存储器阵列对应于易失性存储器器件），而在对比文件1公开内容的基础上，本领域技术人员选择第一存储阵列为非易失性存储器是不需要花费创造性劳动的；并且本领域技术人员可以根据存储器类型不同，选择在系统接电之时将数据从一个存储设备转移到另一个存储设备以便后续使用，也是本领域的常用技术手段，属于公知常识；对于权利要求24的附加技术特征，对比文件1中选择配置熔断和发送该信号的是时序脉冲产生电路208，其作用相当于控制器，而对于本领域技术人员来说，以处理器来执行该相关操作是常见的方式，属于公知常识。因此在其引用的权利要求不具备创造性的前提下，权利要求22-24也不具备专利法第22条第3款规定的创造性。
2.13、权利要求25请求保护一种装备，对比文件1公开了一种集成电路，并具体公开了如下技术特征（参见对比文件1说明书第2栏倒数第1段-第5栏倒数第2段及图1-4）：集成电路100包括存储核心102、列电路104、行电路106、解码器108、时序控制电路110、存储器接口114、配置熔断112，配置电路116、逻辑电路118；存储核心102具有任意数量的存储单元块（行电路实现对存储核心行的选择，因此存储核心必然包括多个行，相当于用于存储数据的第一装置，其包括第一多行），每个存储器块120都关联于一定数量的配置熔断112，配置熔断112例如可以是可编程随机访问存储单元，熔断，反熔断以及其他类型的配置存储，其可以是一个或多个配置熔断行并结合到存储器块120中作为其一部分（相当于用于存储数据的第二装置，其包括第二多行并且存储多个读延迟值）；一个或多个配置熔断112用作感测放大器使能信号的延迟控制熔断（相当于延迟数据），配置熔断112的输出信号被提供给时序控制电路110；参见图2，时序控制电路110由时序脉冲产生电路208和延迟控制电路210构成，时序脉冲产生电路208向延迟控制电路210提供感测放大器控制信号212，用以在配置熔断112的控制下延迟感测放大器控制信号212，延迟控制电路210然后将延迟后的感测放大器控制信号212作为感测放大器使能信号214提供给感测放大器206，感测相应位线上的数据（相当于用于从用于存储数据的所述第一装置的所述第一多行中的第一行感测至少一个数据值的装置）；时序由延迟控制电路210确定，其基于配置熔断（例如112（1）至112（4））中存储的值来调整感测放大器使能信号214的时序，图表1中所示熔断代码0001与Delay[0]对应，熔断代码0010与Delay[0] Delay[1]对应，熔断代码0100与Delay[0] Delay[1] Delay[2]对应，熔断代码1000与Delay[0] Delay[1] Delay[2] Delay[3]对应（相当于用于基于存储在用于存储数据的所述第二装置的延迟数据在使得所述用于感测至少一个数据值的装置根据第一感测延迟或第二感测延迟来感测至少一个数据值之间进行选择的装置；用于发起对所述至少一个数据值的读操作的装置，其中发起所述读操作包括基于所述多个读延迟值中的相应读延迟值向所述用于选择的装置发送使得所述用于选择的装置选择所述第一感测延迟或所述第二感测延迟的选择信号）；根据表1，熔断值被从低到高来设置，越高的熔断值其访问时间也越长，Delay[0] Delay[1] Delay[2] Delay[3]大于Delay[0]（相当于第二感测延迟大于第一感测延迟）。
从对比文件1上述公开的内容可知，对比文件1中为了实现提供合适的放大器时序使用配置熔断对延迟进行控制，该配置熔断是针对存储器块的；本申请中为了实现存储器延迟可变，将与延迟相关的延迟数据存储于另一个存储器中，并且延迟数据与存储器的行具有对应关系。由此可见，权利要求25请求保护的技术方案与对比文件1相比区别在于：第二装置的每一行对应于第一装置的相应行；第二装置的每一行包括标签部分和延迟部分，第二存储器阵列的第一行的延迟部分存储与第一装置的第一行相对应的延迟数据，并基于该延迟部分中的延迟数据选择感测延迟。基于上述区别特征，权利要求25实际要解决的问题是如何存储延迟数据使其更能灵活的控制存储单元读取的延迟时间。
对于上述区别特征，对比文件1已经公开了在感测放大器读取存储器阵列的相应行之时，通过熔断值所代表的延迟时长来延迟感测放大器的读取时间，熔断值可以存储在可编程随机访问存储单元中，为了提高对存储器阵每行延迟时间的可配置性，本领域技术人员容易想到的将熔断值与存储器的行对应的存储，即将延迟数据存储的行配置成与所述第一存储器阵列的所述相应行相对应；而对于存储器阵列的行而言，其包含标签部分以及用于存储数据的相关记录部分是本领域中常见的存储器设置方式，属于本领域公知常识。本领域技术人员容易在此基础之上，将代表延迟时长的数据存储于该相关记录部分中以形成延迟数据，以便用于感测放大器在读取数据时对感测放大器实施控制，是不需要花费创造性劳动的。因此，在对比文件1的基础上结合上述公知常识得到权利要求25请求保护的技术方案是显而易见的，权利要求25不具备突出的实质性特点和显著的进步，因而不具备专利法第22条第3款规定的创造性。
2.14、权利要求26和27的附加技术特征皆为本领域公知常识，这是因为将设备集成到至少一个管芯中，在本领域中是常见的方式；存储装置应用于多种电子设备中在本领域中也是常见的。因此在其引用的权利要求25不具备创造性的前提下，权利要求26和27也不具备专利法第22条第3款规定的创造性。
2.15、权利要求28请求保护一种存储指令的非瞬态计算机可读介质，其指令在由处理器执行时执行了与权利要求18的方法相一致的步骤，因此依据与权利要求18相似的理由（详见对权利要求18的评述），权利要求28也不具备专利法第22条第3款规定的创造性。
2.16、权利要求29的附加技术特征为本领域公知常识，这是因为将非瞬态计算机可读介质应用于多种电子设备中在本领域中是常见的。因此在其引用的权利要求28不具备创造性的前提下，权利要求29也不具备专利法第22条第3款规定的创造性。
3、对复审请求人相关意见的评述
对于复审请求人的相关意见，合议组认为：参见对比文件1的表1可知，熔丝的每一位都对应于第一个延迟值，最低为代表Delay[0]，最高位代表Delay[3]，因此对比文件1可以看做是存储了多个值，区别仅在于这些位所代表的值是对整个存储器块进行控制，而基于对比文件1公开的内容，为了提高对存储器阵每行延迟时间的可配置性，本领域技术人员容易想到的将熔断值与存储器的行对应的存储，即将延迟数据存储的行配置成与所述第一存储器阵列的所述相应行相对应。
因此，对于复审请求人的意见陈述，合议组不予支持。
三、决定
维持国家知识产权局于2018 年04 月24 日对本申请作出的驳回决定。
如对本复审请求审查决定不服,根据专利法第41条第2款的规定,复审请求人自收到本决定之日起三个月内向北京知识产权法院起诉。
郑重声明：本文版权归原作者所有，转载文章仅为传播更多信息之目的，如作者信息标记有误，请第一时间联系我们修改或删除，多谢。
