发明创造名称：半导体装置的制造方法
外观设计名称：
决定号：190299
决定日：2019-09-19
委内编号：1F278697
优先权日：2013-12-17
申请（专利）号：201410780153.2
申请日：2014-12-17
复审请求人：辛纳普蒂克斯日本合同会社
无效请求人：
授权公告日：
审定公告日：
专利权人：
主审员：陆然
合议组组长：武建刚
参审员：杜凯
国际分类号：H01L21/8234、H01L21/8238
外观设计分类号：
法律依据：专利法第22条第3款
决定要点
：如果一项权利要求请求保护的技术方案与最接近的现有技术相比存在多个区别技术特征，其中部分区别技术特征既未被现有技术中的其它对比文件公开，也不属于本领域的公知常识，且上述部分区别技术特征使得该项权利要求请求保护的技术方案具有有益的技术效果，则该权利要求具备创造性。
全文：
本复审请求涉及申请号为201410780153.2，名称为“半导体装置的制造方法”的发明专利申请（下称本申请）。申请人为辛纳普蒂克斯日本合同会社，申请日为2014年12月17日，优先权日为2013年12月17日，公开日为2015年06月17日。
经实质审查，国家知识产权局实质审查部门于2018年12月29日发出驳回决定，驳回了本申请，其理由是：权利要求1-9不符合专利法第22条第3款有关创造性的规定。驳回决定所依据的文本为：申请日2014年12月17日提交的说明书摘要、说明书第1-25页、摘要附图、说明书附图第1-26页；2018年11月13日提交的权利要求第1-9项 。驳回决定所针对的权利要求书如下：
“1. 一种半导体装置的制造方法，所述半导体装置包括第一FET和第二FET，其中，所述半导体装置的制造方法包括以下的工序：
（d）在半导体衬底上的形成所述第一FET的区域形成栅极绝缘膜的工序；
（e）在所述工序（d）之后，在形成所述第一FET的区域对被添加了杂质的第一多晶硅膜进行成膜的工序；
（h）在所述工序（e）之后，在所述第一多晶硅膜上进一步对防氧化膜进行成膜的工序；
（i）在所述工序（h）之后，在形成所述第二FET的区域中使所述半导体衬底的半导体表面露出的工序；
（m）在所述工序（i）之后，通过在所述半导体装置的整个表面形成氧化硅膜，从而在所述工序（i）中露出的所述半导体表面形成所述第二FET的栅极绝缘膜的至少一部分的工序。
2. 根据权利要求1所述的半导体装置的制造方法，其中，所述第一FET是P沟道MOSFET，在所述工序（d）中形成的所述栅极绝缘膜是氧化硅膜，对所述第一多晶硅膜添加的所述杂质是硼。
3. 根据权利要求1所述的半导体装置的制造方法，其中，所述第二FET是MONOS型FET，所述工序（m）是通过在所述氧化硅膜上依次沉积电荷积蓄膜以及第二势垒膜而形成电荷积蓄3层膜的工序。
4. 根据权利要求3所述的半导体装置的制造方法，其中，所述防氧化膜是氮化硅膜，所述电荷积蓄膜是氮化硅膜或氮氧化硅膜，所述第二势垒膜是氧化硅膜。
5. 根据权利要求1所述的半导体装置的制造方法，其中，还包括以下的工序：
（f）在所述工序（e）之后，形成将所述第一FET和所述第二FET与其它元件分离的绝缘层的工序；
（g）在所述工序（f）之后且在所述工序（h）之前，在形成所述第二FET的区域，对被添加了杂质的第三多晶硅膜进一步进行成膜的工序，
在此，所述工序（h）是取代第一多晶硅膜而在所述第三多晶硅膜上对防氧化膜进行成膜的工序。
6. 一种半导体装置的制造方法，所述半导体装置在同一半导体衬底上形成有第一FET和第二FET，其中，所述半导体装置的制造方法包括如下工序：在所述半导体衬底上依次沉积所述第一FET的栅极绝缘膜和作为栅极电极膜的被添加了杂质的多晶硅膜的工序之后且在所述半导体衬底的晶面上形成作为所述第二FET的栅极绝缘膜的至少一部分的氧化硅膜的工序之前，在所述多晶硅膜上形成防氧化膜。
7. 根据权利要求6所述的半导体装置的制造方法，其中，所述第一FET是P沟道MOSFET，对所述多晶硅膜添加的所述杂质是硼。
8. 根据权利要求6所述的半导体装置的制造方法，其中，所述第二FET是MONOS型FET，所述第二FET的栅极绝缘膜是通过在所述氧化硅膜上依次沉积电荷积蓄膜以及第二势垒膜而形成的电荷积蓄3层膜。
9. 根据权利要求8所述的半导体装置的制造方法，其中，所述防氧化膜是氮化硅膜，所述电荷积蓄膜是氮化硅膜或氮氧化硅膜，所述第二势垒膜是氧化硅膜。”
驳回决定引用了以下对比文件：
对比文件1：US2010255647A1，公开日为2010年10月07日；
对比文件2：CN101140909A，公开日为2008年03月12日；
对比文件3：US2011110156A1，公开日为2011年05月12日。
驳回决定指出：权利要求1、6的技术方案与对比文件1相比，其区别技术特征在于：（1）第一多晶硅膜添加了杂质；（2）在第一多晶硅膜上进一步对防氧化膜进行成膜的工序。区别技术特征（1）是本领域的公知常识；区别技术特征（2）部分被对比文件2公开且作用相同。因此，权利要求1、6相对于对比文件1、2和本领域常用技术手段的结合不具备专利法第22条第3款规定的创造性。从属权利要求2、7的附加技术特征是公知常识；从属权利要求3、8的附加技术特征一部分被对比文件1公开，其他部分是公知常识；从属权利要求4、9的附加技术特征一部分被对比文件1公开，一部分被对比文件2公开，其余部分是公知常识；从属权利要求5的附加技术特征部分被对比文件2公开，部分被对比文件3公开，其余部分是公知常识。因此，权利要求2-5，7-9不具备专利法第22条第3款规定的创造性。
申请人（下称复审请求人）对上述驳回决定不服,于2019年04月09日向国家知识产权局提出了复审请求。复审请求人未对权利要求进行修改，仅提交了意见陈述书。复审请求人认为：
在权利要求1的制造方法中，通过在工序（h）中于第一多晶硅膜上对防氧化膜进行成膜，使得第一多晶硅膜在形成第二FET的氧化硅膜时得到保护，并由此减小了P沟道侧的MOSFET的阈值电压的偏差。相对照地，复审请求人认为对比文件2的防氧化绝缘薄膜150不具有减小P沟道侧的MOSFET的阈值电压偏差的技术效果，而且对比文件2也未给出在第一多晶硅薄膜上进一步对防氧化膜进行成膜的工序的技术启示：①对比文件2并未包含防氧化的目的是阻止多晶硅膜内的杂质扩散到MOSFET的沟道区域的描述。②对比文件2的防氧化绝缘薄膜150与权利要求1中所形成的防氧化膜具有不同的技术效果。③对比文件2并未提及P沟道，更遑论多晶硅薄膜与P沟道之间的空间关系。因此本领域技术人员不会从对比文件2中推论出防氧化绝缘薄膜150可减小P沟道侧MOSFET的阈值电压的偏差。④在权利要求1的制造方法中，包含P沟道的第一FET先于多晶硅薄膜而形成，因此如果杂质扩散进入P沟道，则将改变该区域内载流子的浓度，因此浓度将变得不可控。然而在对比文件2中，有源区是在多晶硅薄膜120之后才形成的，因此无需考虑上述杂质扩散的问题。⑤复审请求人还认为，在第一多晶硅薄膜上进一步对防氧化膜进行成膜的工序的特征也非惯用技术手段，理由如下：在多晶硅膜的被氧化与阈值电压的偏差之间存在相关性是经过发明人的研究之后才发现的，也就是说，这种相关性本身就是非显而易见的。更何况也无证据表明这种相关性属于公知常识。因此复审请求人认为为减小阈值电压的偏差而于第一多晶硅膜上对防氧化膜进行成膜也非惯用技术手段。
经形式审查合格，国家知识产权局于2019年04月17日依法受理了该复审请求，并将其转送至实质审查部门进行前置审查。
实质审查部门在前置审查意见书中认为：对于①，虽然对比文件2没有公开防氧化的目的是阻止多晶硅膜内的杂质扩散到MOSFET的沟道区域，然而，对比文件2公开了防氧化膜的作用是为防止栅极被氧化，而栅极被氧化必然会导致多晶硅膜内的杂质扩散，进而影响晶体管的性能。对于②，即使对比文件2中没有明确指出防止栅极被氧化的目的是为了防止MOSFET的阈值电压产生偏差，但是，当对比文件2的技术方案为在栅极上形成防氧化膜，并且同样起到防止被氧化的作用时，对比文件2中技术方案的工艺同样可以起到防止栅极被氧化导致晶体管的阈值电压产生偏差的技术效果。对于③，本申请中的P沟道形成在第一FET的栅极绝缘层24与多晶硅膜31之间，对比文件2中隧道氧化物薄膜110作为栅极绝缘层，形成于有源区域与多晶硅薄膜120之间，对比文件2中有源区域与多晶硅薄膜之间的结构关系相同。对于④，对比文件1公开了包含P沟道的第一FET先于多晶硅薄膜而形成，因此，在对比文件1所公开的技术方案中存在如果杂质扩散进入P沟道，则将改变该区域内载流子的浓度的技术问题。因此，当对比文件2公开在栅极上形成防氧化膜防止栅极被氧化时，为了防止栅极被氧化导致杂质扩散进入P沟道，本领域技术人员有动机在对比文件1的基础上结合对比文件2在多晶硅膜上形成防氧化膜以防止栅极被氧化。对于⑤，其中，栅极被加速氧化必然会影响晶体管的性能，因此，即使对比文件2中没有明确指出防止栅极被氧化的目的是为了防止MOSFET的阈值电压产生偏差，但是，当对比文件2的技术方案为在栅极上形成防氧化膜，并且同样起到防止被氧化的作用时，对比文件2中技术方案的工艺同样可以起到防止栅极被氧化导致晶体管的阈值电压产生偏差的技术效果。因此，对比文件2给出了在第一多晶硅膜上进一步对防氧化膜进行成膜的技术启示，本领域技术人员不需要付出创造性劳动。因而坚持驳回决定。
随后，国家知识产权局成立合议组对本案进行审理。
经过充分阅卷并合议，本案合议组认为事实已经清楚，可以依法作出审查决定。
二、决定的理由
1、审查文本的认定
复审请求人提交复审请求时，未对权利要求书进行修改。本复审请求审查决定所针对的审查文本与驳回决定针对的审查文本相同，为：申请日2014年12月17日提交的说明书摘要、说明书第1-25页、摘要附图、说明书附图第1-26页；2018年11月13日提交的权利要求第1-9项。
2、关于专利法第22条第3款
专利法第22条第3款规定：创造性，是指与现有技术相比,该发明具有突出的实质性特点和显著的进步,该实用新型具有实质性特点和进步。
如果一项权利要求请求保护的技术方案与最接近的现有技术相比存在多个区别技术特征，其中部分区别技术特征既未被现有技术中的其它对比文件公开，也不属于本领域的公知常识，且上述部分区别技术特征使得该项权利要求请求保护的技术方案具有有益的技术效果，则该权利要求具备创造性。
本复审请求审查决定引用的对比文件与驳回决定中引用的对比文件相同，即：
对比文件1：US2010255647A1，公开日为2010年10月07日；
对比文件2：CN101140909A，公开日为2008年03月12日；
对比文件3：US2011110156A1，公开日为2011年05月12日。
2-1、权利要求1请求保护一种半导体装置的制造方法。对比文件1公开了一种半导体装置的制造方法，并具体公开了以下技术内容（参见说明书第[0120]-[0142]段、附图15-24）：半导体装置包括形成于周边电路形成区PER（相当于第一区域）的第一FET和形成于存储单元形成区域MCR（相当于第二区域）的第二FET，其中，半导体装置的制造方法包括以下的工序：（d）在半导体衬底上的形成第一FET的周边电路形成区PER（相当于第一区域）形成栅极绝缘膜GOX的工序（参见附图15）；（e）在工序（d）之后，在形成第一FET的周边电路形成区PER（相当于第一区域）对多晶硅膜PF1（相当于第一多晶硅膜）进行成膜的工序；（i）在工序（e）之后，在形成第二FET的形成于存储单元形成区域MCR（相当于第二区域）中使半导体衬底的半导体表面露出的工序（参见附图16）；（m）在工序（i）之后，通过在半导体装置的整个表面形成氧化硅膜OX1，从而在工序（i）中露出的半导体表面形成第二FET的栅极绝缘膜的至少一部分的工序(参见附图18) 。
权利要求1请求保护的技术方案与对比文件1的区别技术特征在于：（1）第一多晶硅膜添加了杂质；（2）在步骤（e）和步骤（i）之间，在多晶硅膜PF1上进一步对防氧化膜进行成膜的工序。基于上述区别技术特征可以确定，权利要求1相对于对比文件1实际解决的技术问题是：防止在栅极电极层的多晶硅膜上形成氧化膜的工序中，多晶硅膜被加速氧化，多晶硅膜内的杂质扩散到第一MOSFET的沟道区域导致的阈值电压偏差问题。
对于区别技术特征（1），本领域技术人员在作为栅极的多晶硅膜中添加杂质，来降低电阻，是本领域的公知常识。
对于区别技术特征（2），对比文件1中公开了在形成第一FET栅极多晶硅膜PF1后，直接通过在包括多晶硅膜PF1表面的整个主表面上进行例如热氧化的方式来形成氧化硅膜OX1。也就是说，对比文件1公开的技术方案没有考虑到多晶硅膜被加速氧化造成杂质扩散以及阈值电压偏差问题。
对比文件2公开了一种闪存晶体管存储器的制造方法，并具体公开了以下技术特征（参见说明书第3页第4段至第4页倒数第5段、附图2）：在半导体衬底100上形成隧道氧化物膜110，在隧道氧化物膜110上依次形成多晶硅薄膜120、绝缘膜130和光刻胶140图案，执行刻蚀工艺形成图案化浮栅图案。随后在图案化浮栅图案上沉积覆盖该图案化浮栅图案中的多晶硅材料侧表面的防氧化绝缘膜150，该防氧化绝缘膜150用来防止浮栅在对有源区域的氧化过程中被氧化。随后，在有源区域形成STI 160，去除绝缘膜130，形成裸露的多晶硅构成的浮栅180。最后在裸露的多晶硅构成的浮栅180直接形成ONO薄膜200和控制栅190。
对比文件2没有公开在形成氧化物之前，在多晶硅栅极表面形成防止氧化膜来防止栅极中的杂质扩散到FET沟道中造成阈值电压的偏差，也没有考虑到多晶硅栅极中的杂质在后续的氧化物薄膜沉积中向沟道中扩散的相关问题。对比文件2中的防氧化绝缘薄膜150仅仅是用来防止多晶硅栅极在STI形成过程中被氧化，并且其在STI制作完成后被完全去除，并不是用来防止在沉积氧化膜时多晶硅栅极被氧化的问题。对比文件2不仅没有给出相关的启示，相反地，对比文件2的技术方案中公开了：先后两次在多晶硅薄膜120表面上直接分别形成了氧化膜130和ONO薄膜200，在形成上述氧化膜之前并未在多晶硅薄膜120表面上形成任何的防氧化结构。由此可知，在阅读了对比文件2之后，本领域技术人员没有动机在步骤（e）和步骤（i）之间，在多晶硅膜PF1上进一步对防氧化膜进行成膜的工序。此外，上述区别技术特征（2）也不是本领域的公知常识，并且上述区别技术特征（2）的存在使得本申请能够实现防止在栅极电极层的多晶硅膜上形成氧化膜的工序中，多晶硅膜被加速氧化，多晶硅膜内的杂质扩散到第一MOSFET的沟道区域导致的阈值电压偏差的技术效果。
因此，权利要求1相对于对比文件1、2和本领域公知常识的结合具有突出的实质性特点和显著的进步，具备专利法第22条第3款规定的创造性。
另外，对比文件3公开了一种半导体器件的制造方法，并具体公开了如下技术特征（参见说明书第[0153]-[0154]段，说明书附图15-19）：在半导体衬底1S的整个主表面上形成多晶硅膜PF1，具体来说，在存储单元形成区域AR1（即形成第二FET的区域）中，在栅极绝缘膜GOX1上形成多晶硅膜；之后，在多晶硅膜PF1上形成绝缘膜IF1，在绝缘膜IF1上形成多晶硅膜PF2（即第三多晶硅膜）；多晶硅膜PF2形成在存储单元形成区域AR1（即在形成第二FET的区域，对第三多晶硅膜进一步进行成膜的工序）。对比文件3没有公开上述区别技术特征（2），也没有给出相应的教导。
因此，权利要求1相对于对比文件1、2、3和本领域公知常识的结合具有突出的实质性特点和显著的进步，具备专利法第22条第3款规定的创造性。
2-2、权利要求6请求保护一种半导体装置的制造方法，对比文件1公开了一种半导体装置的制造方法，并具体公开了以下技术内容（参见说明书第[0120]-[0142]段、附图15-24）：半导体装置在同一半导体衬底上包括形成于周边电路形成区PER（相当于第一区域）的第一FET和形成于存储单元形成区域MCR（相当于第二区域）的第二FET，其中，半导体装置的制造方法包括如下工序：在半导体衬底上依次沉积形成于周边电路形成区PER（相当于第一区域）的第一FET的栅极绝缘膜GOX和作为栅极电极膜的多晶硅膜PF1的工序；半导体衬底的晶面上形成形成于存储单元形成区域MCR（相当于第二区域）的第二FET的栅极绝缘膜的至少一部分的氧化硅膜OX1的工序。
权利要求6请求保护的技术方案与对比文件1的区别技术特征在于：（1）作为栅极电极膜的多晶硅膜添加了杂质；（2）在所述半导体衬底上依次沉积所述第一FET的栅极绝缘膜和作为栅极电极膜的被添加了杂质的多晶硅膜的工序之后且在所述半导体衬底的晶面上形成作为所述第二FET的栅极绝缘膜的至少一部分的氧化硅膜的工序之前，在所述多晶硅膜上形成防氧化膜。基于上述区别技术特征可以确定，权利要求6相对于对比文件1实际解决的技术问题是：防止在栅极电极层的多晶硅膜上形成氧化膜的工序中，多晶硅膜被加速氧化，多晶硅膜内的杂质扩散到第一MOSFET的沟道区域导致的阈值电压偏差问题。
对于区别技术特征（1），本领域技术人员在作为栅极的多晶硅膜中添加杂质，来降低电阻，是本领域的公知常识。
对于区别技术特征（2），对比文件1中公开了在形成第一FET栅极多晶硅膜PF1后，直接通过在包括多晶硅膜PF1表面的整个主表面上进行例如热氧化的方式来形成氧化硅膜OX1。也就是说，对比文件1公开的技术方案没有考虑到多晶硅膜被加速氧化造成杂质扩散以及阈值电压偏差问题。
对比文件2公开了一种闪存晶体管存储器的制造方法，并具体公开了以下技术特征（参见说明书第3页第4段至第4页倒数第5段、附图2）：在半导体衬底100上形成隧道氧化物膜110，在隧道氧化物膜110上依次形成多晶硅薄膜120、绝缘膜130和光刻胶140图案，执行刻蚀工艺形成图案化浮栅图案。随后在图案化浮栅图案上沉积覆盖该图案化浮栅图案中的多晶硅材料侧表面的防氧化绝缘膜150，该防氧化绝缘膜150用来防止浮栅在对有源区域的氧化过程中被氧化。随后，在有源区域形成STI 160，去除绝缘膜130，形成裸露的多晶硅构成的浮栅180。最后在裸露的多晶硅构成的浮栅180直接形成ONO薄膜200和控制栅190。
对比文件2没有公开在形成氧化物之前，在多晶硅栅极表面形成防止氧化膜来防止栅极中的杂质扩散到FET沟道中造成阈值电压的偏差，也没有考虑到多晶硅栅极中的杂质在后续的氧化物薄膜沉积中向沟道中扩散的相关问题。对比文件2中的防氧化绝缘薄膜150仅仅是用来防止多晶硅栅极在STI形成过程中被氧化，并且其在STI制作完成后被完全去除，并不是用来防止在沉积氧化膜时多晶硅栅极被氧化的问题。对比文件2不仅没有给出相关的启示，相反地，对比文件2的技术方案中公开了：先后两次在多晶硅薄膜120表面上直接分别形成了氧化膜130和ONO薄膜200，在形成上述氧化膜之前并未在多晶硅薄膜120表面上形成任何的防氧化结构。由此可知，在阅读了对比文件2之后，本领域技术人员没有动机在所述半导体衬底上依次沉积所述第一FET的栅极绝缘膜和作为栅极电极膜的被添加了杂质的多晶硅膜的工序之后且在所述半导体衬底的晶面上形成作为所述第二FET的栅极绝缘膜的至少一部分的氧化硅膜的工序之前，在所述多晶硅膜上形成防氧化膜。此外，上述区别技术特征（2）也不是本领域的公知常识，并且上述区别技术特征（2）的存在使得本申请能够实现防止在栅极电极层的多晶硅膜上形成氧化膜的工序中，多晶硅膜被加速氧化，多晶硅膜内的杂质扩散到第一MOSFET的沟道区域导致的阈值电压偏差的技术效果。
因此，权利要求6相对于对比文件1、2和本领域公知常识的结合具有突出的实质性特点和显著的进步，具备专利法第22条第3款规定的创造性。
另外，对比文件3公开了一种半导体器件的制造方法，并具体公开了如下技术特征（参见说明书第[0153]-[0154]段，说明书附图15-19）：在半导体衬底1S的整个主表面上形成多晶硅膜PF1，具体来说，在存储单元形成区域AR1（即形成第二FET的区域）中，在栅极绝缘膜GOX1上形成多晶硅膜；之后，在多晶硅膜PF1上形成绝缘膜IF1，在绝缘膜IF1上形成多晶硅膜PF2（即第三多晶硅膜）；多晶硅膜PF2形成在存储单元形成区域AR1（即在形成第二FET的区域，对第三多晶硅膜进一步进行成膜的工序）。对比文件3没有公开上述区别技术特征（2），也没有给出相应的教导。
因此，权利要求6相对于对比文件1、2、3和本领域公知常识的结合具有突出的实质性特点和显著的进步，具备专利法第22条第3款规定的创造性。
2-3、从属权利要求2-5、7-9直接或者间接引用了权利要求1或6，当权利要求1和6具备创造性时，权利要求2-5、7-9也具备专利法第22条第3款规定的创造性。
3、关于驳回决定和前置审查意见
驳回决定和前置审查意见书中认为：
对比文件2公开了一种闪存器件的制造方法，具体公开了在栅极上对防氧化膜进行成膜的技术方案，且其在对比文件2中所起作用为防止栅极被氧化。其中，栅极被加速氧化必然会影响晶体管的性能，因此，即使对比文件2中没有明确指出防止栅极被氧化的目的是为了防止MOSFET的阈值电压产生偏差，但是，当对比文件2的技术方案为在栅极上形成防氧化膜，并且同样起到防止被氧化的作用时，对比文件2中技术方案的工艺同样可以起到防止栅极被氧化导致晶体管的阈值电压产生偏差的技术效果。因此，对比文件2给出了在第一多晶硅膜上进一步对防氧化膜进行成膜的技术启示，本领域技术人员无需要付出创造性劳动。
对此，合议组认为：
对比文件2没有公开在形成氧化物之前，在多晶硅栅极表面形成防止氧化膜来防止栅极中的杂质扩散到FET沟道中造成阈值电压的偏差，也没有考虑到多晶硅栅极中的杂质在后续的氧化物薄膜沉积中向沟道中扩散的相关问题。对比文件2中的防氧化绝缘薄膜150仅仅是用来防止多晶硅栅极在STI形成过程中被氧化，并且其在STI制作完成后被完全去除，并不是用来防止在沉积氧化膜时多晶硅栅极被氧化的问题。因此，对比文件2没有给出相关的启示，相反地，对比文件2的技术方案中公开了：先后两次在多晶硅薄膜120表面上直接分别形成了氧化膜130和ONO薄膜200，在形成上述氧化膜之前并未在多晶硅薄膜120表面上形成任何的防氧化结构。
虽然对于硅材料的防止氧化是半导体制造领域是非常常见的，但是现有的证据并没有公开在如本申请要求保护的特定步骤中和特定位置处设置防止氧化膜，来防止多晶硅栅极在氧化过程中杂质向沟道中的扩散，或给出相关启示。因此，在所述半导体衬底上依次沉积所述第一FET的栅极绝缘膜和作为栅极电极膜的被添加了杂质的多晶硅膜的工序之后且在所述半导体衬底的晶面上形成作为所述第二FET的栅极绝缘膜的至少一部分的氧化硅膜的工序之前，在所述多晶硅膜上形成防氧化膜对于本领域技术人员来说是非显而易见的。
综上所述，本申请的权利要求1-9相对于目前的证据而言具有创造性，至于本申请是否存在其它不符合专利法及专利法实施细则规定之处，留待后续程序继续审查。
基于以上事实和理由，合议组依法作出以下审查决定。
三、决定
撤销国家知识产权局于2018 年 12月29日对本申请作出的驳回决定。由国家知识产权局实质审查部门在本复审请求审查决定依据的审查文本的基础上对本申请继续进行审查。
如对本复审请求审查决定不服，根据专利法第41条第2款的规定，复审请求人可以自收到本复审请求审查决定之日起三个月内向北京知识产权法院起诉。
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