发明创造名称：一种存储芯片
外观设计名称：
决定号：182108
决定日：2019-06-19
委内编号：1F269613
优先权日：
申请（专利）号：201510289518.6
申请日：2015-05-29
复审请求人：上海新储集成电路有限公司
无效请求人：
授权公告日：
审定公告日：
专利权人：
主审员：孙薇薇
合议组组长：洪岩
参审员：白雪涛
国际分类号：G06F15/78
外观设计分类号：
法律依据：专利法第22条第3条
决定要点
：如果一项权利要求相对于作为最接近的现有技术的对比文件存在区别技术特征，并且该对比文件中也未给出应用上述区别技术特征以获得所述权利要求的技术方案的技术启示，该区别技术特征也不属于本领域的公知常识，且该区别技术特征的引入使得该权利要求的技术方案具有有益的技术效果，则该权利要求相对于上述对比文件具备创造性。
全文：
本复审请求涉及申请号为201510289518.6，名称为“一种存储芯片”的发明专利申请（下称本申请）。申请人为上海新储集成电路有限公司。本申请的申请日为2015年05月29日，公开日为2015年08月26日。
经实质审查，国家知识产权局原审查部门于2018年09月29日发出驳回决定，驳回了本申请，其理由是：权利要求1-6不具备专利法第22条第3款规定的创造性。权利要求1的技术方案与对比文件1（CN102754160A，公开日为2012年10月24日）所公开的内容相比，其区别技术特征是：（1）衬底使用的是硅衬底；（2）所述存储芯片封装在一个封装体内，所述封装体内还包括有中央处理器和/或片外最后一级易失性高速缓存芯片，其中，采用多芯片封装技术进行所述封装。基于该区别技术特征，权利要求1实际所要解决的技术问题是（1）如何选择衬底；(2)如何设置存储芯片的封装结构。区别技术特征（1）和（2）是本领域常用的技术手段。由此可知，在对比文件1的基础上结合本领域常用的技术手段从而得出权利要求1要求保护的技术方案，对本领域的技术人员来说是显而易见的。因此，权利要求1所要求保护的技术方案不具备突出的实质性特点和显著的进步，不具备创造性。从属权利要求2-6的附加技术特征或被对比文件1公开或属于本领域常用的技术手段，因此也不具备创造性。驳回决定所依据的文本为2018年06月19日提交的权利要求第1-6项，申请日2015年05月29日提交的说明书摘要、说明书第1-35段、摘要附图、说明书附图图1-8。驳回决定所针对的权利要求书如下：
“1. 一种存储芯片，其特征在于，包括：
硅衬底；
具有第一区域和第二区域的介质层，所述介质层设置于所述硅衬底上；
存储阵列，设置于所述介质层上；
外围逻辑电路，位于所述第一区域并嵌入设置在所述介质层中；
其中，位于所述第二区域的所述介质层中还嵌入设置有若干功能模块；
所述存储芯片封装在一个封装体内，所述封装体内还包括有中央处理器和/或片外最后一级易失性高速缓存芯片，其中，采用多芯片封装技术进行所述封装；
所述介质层与所述存储阵列接触面积不大于所述硅衬底上表面的面积。
2. 根据权利要求1所述的存储芯片，其特征在于，所述第一区域内的所述外围逻辑电路包括有升压电路、译码电路、感应电路、控制电路和IO电路。
3. 根据权利要求1所述的存储芯片，其特征在于，所述功能模块包括有南桥及其IO设备功能模块和/或可信平台模块和/或可信密码模块。
4. 根据权利要求1所述的存储芯片，其特征在于，所述存储芯片具有基本输入输出系统芯片功能。
5. 根据权利要求1所述的存储芯片，其特征在于，所述存储芯片为混合内存的非易失性部分或混合高速缓存器的非易失性部分。
6. 根据权利要求1所述的存储芯片，其特征在于，所述封装体外接一散热风扇，用以减少所述封装体产生的热量。”
申请人（下称复审请求人）对上述驳回决定不服，于2018年12月24日向国家知识产权局提出了复审请求，同时修改了权利要求书。复审请求人将从属权利要求2-5的所有技术特征加入原权利要求1，并删除了从属权利要求2-6。复审请求人认为：对比文件1中的金属层并不相当于修改后的权利要求1中的第一区域和第二区域的介质层。修改后的权利要求1中，介质层中的第一区域的外围逻辑电路包括升压电路、译码器电路、感应电路、控制电路、以及IO电路等作为3D非易失性存储器中的一部分，与存储器阵列一起形成完整的存储器功能，而对比文件1中的支持电路302为页寄存器102，和状态机306（系统控制逻辑130的部分）。权利要求1和对比文件1的区别技术特征并不是衬底使用硅衬底，而是在于修改后的权利要求1中的具有第一区域和第二区域的介质层，所特有的结构和功能，修改后的权利要求1所述技术方案是一种利用多芯片封装技术将3D新型非易失性存储芯片与处理器、片外最后一级易失性高速缓存芯片封装在一个封装体内的存储芯片，特别是第二区域。修改过的权利要求1中明确指出了存储芯片中包括了中央处理器和/或片外最后一级易失性高速缓存芯片，对比文件1中所述的存储阵列与中央处理器和/或片外最后一级易失性高速缓存芯片并不处于同一封装内，与修改后的权利要求1所述的存储芯片是不同的。另外，修改后的权利要求1所述的技术方案，其所述介质层与所述存储阵列接触面积不大于所述硅衬底上表面的面积，对比文件1仅仅示出了位于衬底上方的存储器阵列的不同层，并没有强调介质层与所述存储阵列接触面积不大于所述硅衬底上表面的面积这一技术特征。因此，对比文件1既没有公开介质层具有第一区域和第二区域，介质层设置于所述硅衬底上，存储阵列设置于所述介质层上；也没有公开所述外围逻辑电路位于第一区域并嵌入设置在介质层中；外围逻辑电路包括升压电路、译码电路、感应电路、控制电路和IO电路，本领域技术人员在对比文件1和公知常识的结合下，并不能得出修改后的权利要求1的技术方案，也没有任何启示。因此，修改后的权利要求1具备创造性。复审请求时新修改的权利要求书如下：
“1. 一种存储芯片，其特征在于，包括：
硅衬底；
介质层，所述介质层具有第一区域和第二区域，所述介质层设置于所述硅衬底上；
存储阵列，所述存储阵列设置于所述介质层上；
外围逻辑电路，所述外围逻辑电路位于所述第一区域并嵌入设置在所述介质层中；所述外围逻辑电路包括升压电路、译码电路、感应电路、控制电路和IO电路；
其中，位于所述第二区域的所述介质层中还嵌入设置有南桥及其IO设备功能模块和/或可信平台模块和/或可信密码模块；
所述存储芯片封装在一个封装体内，所述封装体内还包括有中央处理器和/或片外最后一级易失性高速缓存芯片，采用多芯片封装技术进行所述封装；
所述介质层与所述存储阵列接触面积不大于所述硅衬底上表面的面积；
所述存储芯片被配置为具有基本输入输出系统功能且所述存储芯片为混合内存的非易失性部分或混合高速缓存器的非易失性部分。”
经形式审查合格，国家知识产权局于2018年12月29日依法受理了该复审请求，并将其转送至原审查部门进行前置审查。
原审查部门在前置审查意见书中认为：首先，权利要求1中仅仅限定“介质层”具有“第一区域”和“第二区域”以及“所述外围逻辑电路位于所述第一区域”，并未限定“介质层”为何种介质层，以及“第一区域为3D新型非易失性存储器的外围逻辑电路”。对比文件1已相应公开第一区域及第二区域。在硅衬底上设置介质层则属于本领域的常用技术手段。在此基础上，本领域的技术人员容易想到可以在硅衬底上设置介质层并划分第一区域及第二区域，这是本领域常用的技术手段。其次，在对比文件1的基础上，根据逻辑电路和功能电路设置的不同，本领域的技术人员容易想到设置感应电路以及可信密码模块，这是本领域常用的技术手段。第三，权利要求1中仅仅限定“存储芯片”以及限定“所述存储芯片封装在一个封装体内，所述封装体内还包括有中央处理器和/或片外最后一级易失性高速缓存芯片”，并未限定“将3D新型非易失性存储芯片与处理器、片外最后一级易失性高速缓存芯片封装在一个封装体内的存储芯片，特别是第二区域”，而对比文件1已公开中央处理器及多个存储芯片封装在一起，在此基础上，根据封装芯片的方式不同，本领域技术人员容易想到采用多芯片封装技术，所述封装体内还包括有片外最后一级易失性高速缓存芯片，这都是本领域常用的技术手段。因而坚持原驳回决定。
随后，国家知识产权局成立合议组对本案进行审理。
在上述程序的基础上，合议组认为本案事实已经清楚，可以作出审查决定。
二、决定的理由
审查文本的认定
复审请求人于2018年12月24日提出复审请求时，对权利要求书作出了修改。经审查，上述修改符合专利法第33条以及专利法实施细则第61条第1款的规定。因此，本复审决定所针对的审查文本为：申请日2015年05月29日提交的说明书摘要、说明书第1-35段、摘要附图、说明书附图图1-8，2018年12月24日提交的权利要求第1项。
具体理由的阐述
专利法第22 条第3 款规定：创造性，是指与现有技术相比，该发明具有突出的实质性特点和显著的进步，该实用新型具有实质性特点和进步。
如果一项权利要求相对于作为最接近的现有技术的对比文件存在区别技术特征，并且该对比文件中也未给出应用上述区别技术特征以获得所述权利要求的技术方案的技术启示，该区别技术特征也不属于本领域的公知常识，且该区别技术特征的引入使得该权利要求的技术方案具有有益的技术效果，则该权利要求相对于上述对比文件具备创造性。
本复审决定所引用的对比文件与驳回决定所引用的对比文件相同，即：
对比文件1：CN102754160A，公开日为2012年10月24日。
权利要求1具备专利法第22条第3款规定的创造性。
权利要求1请求保护一种存储芯片，对比文件1公开了一种存储器系统，并具体公开了如下技术特征（说明书第[0021]-[0027]、[0054]-[0076]段，附图4-6、9-11，权利要求1-8）：提出了一种非易失性存储装置，该非易失性存储装置包括三维存储器结构以增加存储密度。提出了在三维存储器结构外部布置页寄存器(或其它类似的中间存储装置)，并且在三维存储器结构下方包括一组临时存储装置(例如，锁存器或寄存器)和感测放大器。由感测放大器从非易失性存储元件读出的数据被传送至临时存储装置，并且随后传送至页寄存器。要被编程到非易失性存储元件中的数据从页寄存器被传送至临时存储装置。注意，该页寄存器存储数据的逻辑页，逻辑页是编程单元。存储器系统100包括：存储器阵列102，其可为二维或三维的存储器单元阵列。此处，存储器系统100为非易失性存储装置，包括布置在衬底的一部分上方的非易失性存储元件的单片式三维存储器阵列102。图5示出集成电路的不同层以及位于衬底上方的存储器阵列102。支持电路（例如，列控制电路110、行控制电路120、以及系统控制逻辑130）被布置在衬底的表面上，其中存储器阵列被制造在支持电路的至少一部分上方，即支持电路被实施在衬底的表面上及存储器阵列下方。图6是用于实施存储器系统100的衬底300的俯视图。图6示出了向下看衬底300的俯视图。在一个实施例中，在衬底300的顶表面上制作用于存储器 102的支持电路（相当于介质层，介质层设置于衬底上）。单片式三维存储器阵列102被布置在衬底300的表面上方，并且在支持电路的一部分上方（相当于存储阵列，所述存储阵列设置于所述介质层上）。因此，支持电路的一部分被布置在存储器阵列102 下方，并且支持电路302的一部分被布置在衬底300上，位于不在单片式三维存储器阵列102下方的区域中。在存储器阵列102下方的支持电路在图6的视图中由于被存储器阵列102遮蔽而无法看到。从图5和6以及上述公开内容能够确定对比文件1公开了介质层设置于衬底上，存储阵列设置于介质层上，并且，由于存储器阵列102仅布置于支持电路的一部分上方，支持电路的另一部分上并未布置存储器阵列，能够由图5和6以及上述公开内容直接地、毫无疑义地确定对比文件1中支持电路与存储阵列接触面积不大于衬底上表面的面积（相当于所述介质层与所述存储阵列接触面积不大于衬底上表面的面积）。图6中，来自存储器阵列102的支持电路可包括列控制电路110、行控制电路120、以及系统控制逻辑130。在一个实施例中，控制器134被实施在单独的衬底上。然而，在其它实施例中，控制器134可被实施在与存储器阵列相同的衬底上。如上面关于图6说明的那样，支持电路的一部分会被制作在衬底300的、在存储器阵列102下方的表面上，而支持电路的另外部分将被实施在衬底300的、在存储器阵列102外部的表面上。图9是示出被实施在存储器阵列102 下方以及存储器阵列102外部的支持电路的示例的框图。例如，图9示出了在不处于单片式三维存储器阵列102下方的区域中被布置在衬底300表面上的支持电路302，图9示出了被布置在衬底300的表面上、在存储器阵列102下方的支持电路304（此处，支持电路302和304分别相当于介质层具有第一区域和第二区域）。图9的支持电路302包括(至少)页寄存器120和状态机306(系统控制逻辑130的部分)。其中，页寄存器120将包括能够存储用于读出和写入的数据逻辑页的寄存器，页寄存器120还包括逻辑电路，该逻辑电路在写入(例如数据编码)之前操作数据，并且用于验证在写过程之后被读出的数据是否匹配旨在被写入的数据(例如，验证操作)。页寄存器相对于主机和存储器阵列用作中间存储装置。状态系统控制逻辑130(见图1)会包括状态机306、用于提供各种电压的电路、以及其它控制电路。状态机306用来控制数据的读出和写入（相当于IO电路）。如图10所示，页寄存器120包括控制逻辑340（相当于控制电路），该控制逻辑340可包括用于控制页寄存器120的电路(数字和/或模拟电路)。控制逻辑340与阴影寄存器(SR)342、数据寄存器(DR)344以及错误寄存器 (ER)346进行通信。控制逻辑340与不同的支持电路304以及系统控制逻辑 130(包括状态机306)进行通信。由页寄存器120接收到的数据被输入到阴影寄存器342中。控制逻辑340 可以处理该数据，以执行各种数据编码、增加ECC(纠错码)、或其它功能。此后数据从阴影寄存器342被传送至数据寄存器344。数据可以从数据寄存器344被传送至用于适当存储条的支持电路304，以编程至存储器阵列102中。从存储器阵列102读出的数据从用于适当存储条的适当支持电路304提供给数据寄存器344。随后在数据寄存器344中的数据可被传送至阴影寄存器342，在该阴影寄存器342中可执行各种解码、ECC及验证过程。最后的数据从阴影寄存器342被传送至系统控制逻辑130、控制器134 和/或主机。控制逻辑340使用错误寄存器346以进行下列各种功能中的任一个：确定ECC错误(在一些实施例中)、确定写入验证错误、和/或其它功能（相当于外围逻辑电路，所述外围逻辑电路位于所述第一区域并嵌入设置在所述介质层中，外围逻辑电路包括控制电路和IO电路）。参考图6和9，在衬底300的表面上、在存储器阵列102下方实施的控制电路304被划分成对应于各个存储条的电路集合。因此，每个存储条具有位于该存储条下方的、为该存储条提供支持的电路集合。图11是示出页寄存器120和用于一个存储条的支持电路420的框图。支持电路420是电路304的子集。用于存储条的支持电路被分成支持电路组，其中每个块包括其自身的组。例如，图11标示了32个电路组，其中每个组与所述块(例如块0，...块31)中的一个相关联。例如支持电路412组与块31相关联，并且被实施在衬底300的表面上、在块31下方。图11示出了双向数据总线PR_OUT[15:0]，其与页寄存器120相连并且跨越整个条，以使得每个支持电路组(400...402，410...412)与16位总线PR_OUT [15:0]中的一个位相连。每个支持电路组(400...402，410...412)包括与PR_OUT[15:0]中的一个位相连的缓冲&解码器集合。每个支持电路组(例如组400)还包括五锁存器的集合。这五个锁存器包括读锁存器RL、写入数据阴影锁存器)WSL、写入数据数据锁存器、感测放大器使能阴影锁存器SSL以及感测放大器使能数据锁存器SDL。读锁存器RL用于存储从存储器阵列读取的读出数据。要存储在存储器阵列中的写入数据首先被存储在写入数据阴影锁存器WSL中，随后被存储在写入数据数据锁存器WDL中，并且随后被写入到存储器阵列102中。页寄存器将感测放大器使能信息发送给感测放大器(下面论述)。感测放大器使能信息首先被存储在感测放大器使能阴影锁存器SSL中，随后被存储在阴影数据锁存器SDL中，并且随后由感测放大器用作编程过程的一部分。缓冲&解码器与读锁存器RL相连，以用于从读锁存器RL接收数据，缓冲&解码器与写入数据阴影锁存器WSL相连，以向写入数据阴影锁存器WSL提供写入数据，并且与感测放大器使能阴影锁存器SSL相连，以将感测放大器使能信息发送至感测放大器使能阴影锁存器SSL，写入数据阴影锁存器WSL与写入数据数据锁存器相连。感测放大器使能阴影锁存器与感测放大器使能数据锁存器相连。写入数据数据锁存器WDL和阴影数据锁存器SDL 都连接至合适的感测放大器并将信息发送至该感测放大器。作为上述五个锁存器的临时存储装置包括解码电路，所述解码电路将数据发送至所述双向数据总线以及发送来自所述双向数据总线（相当于译码电路，参见对比文件1的权利要求5）。感测放大器将其读取输出发送至读锁存器RL，例如作为支持电路组400的一部分并位于块0下方的感测放大器由于与块0关联而被称为感测放大器0。支持电路组(400...402，410...412)中的每个均包括关联的感测放大器。支持电路组(400...402，410...412)中的每个均包括关联的感测放大器。感测放大器用于将合适的信号施加给位线以对位线进行编程，并且在读过程期间感测位线的状态以确定由与位线连接的关联存储器单元所存储的读出数据（相当于感应电路）。感测放大器用于将合适的信号施加给位线以对位线进行编程，并且在读过程期间感测位线的状态以确定由与位线连接的关联存储器单元所存储的读出数据。
权利要求1与对比文件1的区别技术特征在于：（1）衬底为硅衬底；（2）外围逻辑电路还包括升压电路；（3）位于第二区域的介质层中还嵌入设置有南桥及其IO设备功能模块和/或可信平台模块和/或可信密码模块；（4）存储芯片封装在一个封装体内，所述封装体内还包括有中央处理器和/或片外最后一级易失性高速缓存芯片，采用多芯片封装技术进行所述封装；（5）存储芯片被配置为具有基本输入输出系统功能且所述存储芯片为混合内存的非易失性部分或混合高速缓存器的非易失性部分。
针对上述区别技术特征，权利要求1实际所要解决的技术问题在于如何利用3D存储阵列下面的硅片未利用空间并简化母板上的结构。
区别技术特征（1）属于本领域的公知常识。采用硅衬底来实现存储芯片中的衬底是本领域的常用技术手段。
对于区别技术特征（2），对比文件1还公开“状态系统控制逻辑130(见图1)会包括用于提供各种电压的电路”，在此基础上，本领域技术人员容易想到在存储阵列的外围逻辑电路上设置一专用于升高电压的升压电路，从而用来提供升高的电压，这是在对比文件1公开基础上容易想到的常用技术手段。
对于区别技术特征（3），如前述公开所示，对比文件1支持电路的在存储器阵列102下方的支持电路304部分包括缓冲&解码器集合、感测放大器以及读锁存器RL、写入数据阴影锁存器WSL、写入数据数据锁存器、感测放大器使能阴影锁存器SSL以及感测放大器使能数据锁存器SDL这五锁存器的相关结构及其执行的与存储器单元编程相关的操作，对比文件1中并未公开在该部分支持电路上设计南桥及其IO设备功能模块和/或可信平台模块和/或可信密码模块或给出相应技术启示。首先，南桥及其IO设备功能模块是主板芯片组架构中用于处理低速信号的模块，负责I/O总线之间的通信，如PCI总线、USB、LAN、ATA、SATA、音频控制器、实时时钟控制器、高级电源管理等，以及负责I/O接口等一些外设接口的控制、IDE设备的控制等。而对比文件1中支持电路304的感测放大器用于将合适的信号施加给位线以对位线进行编程从而数据被编程到适当的存储器单元中，并且在读过程期间感测位线的状态以确定由与位线连接的关联存储器单元所存储的读出数据，可见对比文件1中的感测放大器与现有的常规感测放大器功能是相同的，都是用于对存储单元的数据进行写入和读取。对比文件1中的读锁存器RL、写入数据阴影锁存器WSL、写入数据数据锁存器、感测放大器使能阴影锁存器SSL以及感测放大器使能数据锁存器SDL这五锁存器用于在对存储单元进行编程过程中作为临时存储装置与感测放大器通信，或用于存储特定感测放大器的编程数据或读出数据或针对特定感测放大器的编程信息。可见，对比文件1中支持电路304的感测放大器以及上述五锁存器与本申请中南桥及其IO设备功能模块的完全不同的。其次，可信平台模块（Trusted Platform Module）TPM是一种植于计算机内部为计算机提供可信根的模块，可信密码模块（Trusted Cryptography Module）TCM是与之相对应的模块，二者用于有效地保护计算机防止非法用户访问，二者是可信计算机技术中用于保护计算机的安全的模块。可信平台模块具有产生加解密密钥的功能，此外还能够进行资料加密和解密，从而保护BIOS和操作系统不被修改。可信平台模块和可信密码模块通常用于实现存储、管理BIOS开机密码以及硬盘密码、加密、加密硬盘的任意分区。可信平台模块能够保护系统启动进程以及为数据提供受保护的存储，比如安全密钥和密码，通常该功能集成在主板上，然后通过总线同南桥通信。可信密码模块基于国家密码局自主加密算法构建，为用户提供专属私密存储区，作为可信计算平台的可信根，为整个可信计算平台的构建提供基础以及提供独立的密码学服务。而如前述公开所示，对比文件1中的缓冲&解码器用于向锁存器读取或写入数据，也就是说对比文件1的解码电路用于将数据发送至双向数据总线以及发送来自双向数据总线的数据从而与前述五锁存器和感测放大器一起实现对存储器单元的编程或者读出存储器单元所存储的数据，因此，对比文件1的缓冲&解码器或解码电路与本申请的可信平台模块或可信密码模块是完全不同的。因此，对比文件1并未公开介质层的第二区域中嵌入设置有南桥及其IO设备功能模块和/或可信平台模块和/或可信密码模块或者给出相应技术启示。
对于区别技术特征（4），多芯片封装技术是公知的芯片封装技术，是指多个集成电路芯片电连接于公共电路基板上，并利用它实现芯片件互连。采用多芯片封装技术将存储芯片封装在一个封装体内是常用的多芯片封装技术手段。存储芯片的封装体内中，将公知的中央处理器和/或公知的动态随机存取存储芯片等片外最后一级易失性高速缓存芯片通过多芯片封装的形式构成一块芯片，这是传统计算机系统中常用的主体封装芯片手段。因此，区别技术特征（4）是本领域的公知常识。
对于区别技术特征（5），基本输入输出系统BIOS是固化到计算机内主板上ROM芯片上的程序,保存着计算机最重要的基本输入输出的程序、开机后自检程序和系统子启动程序，可从CMOS中读写系统设置的具体信息，主要功能是为计算机系统提供最底层的、最直接的硬件设置和控制。而对比文件1中的系统控制逻辑130则包括用来控制数据的读出和写入的状态机306、用于提供各种电压的电路、以及其它控制电路，可接收地址信号和控制信号以执行存储单元的编程过程和读过程，从控制器134接收数据和命令，并且向控制器134提供输出数据和状态，还可从主机直接接收数据和命令，并且向该主机提供输出数据。可见，对比文件1中的系统控制逻辑130与公知的基本输入输出系统BIOS是完全不同的。对比文件1并未公开存储芯片被配置为具有基本输入输出系统功能。对比文件1公开了布置在衬底的一部分上方的非易失性存储元件的单片式三维存储器阵列，然而，对比文件1并未公开或暗示该非易失性存储元件的三维存储器阵列能够作为混合内存的或者混合高速缓存器的非易失性部分，并且该技术特征也并不属于本领域的公知常识。
事实上，对比文件1提出了一种非易失性存储装置，该非易失性存储装置包括三维存储器结构以增加存储密度，并提出了在三维存储器结构外部布置页寄存器以及在三维存储器结构下方包括一组临时存储装置例如五锁存器和感测放大器，由感测放大器从非易失性存储元件读出的数据被传送至临时存储装置，并且随后传送至页寄存器，要被编程到非易失性存储元件中的数据从页寄存器被传送至临时存储装置，也就是说对比文件1公开了如何对具有三维存储器结构的非易失性存储装置的存储单元进行编程或数据读取操作，对比文件1并未对非易失性存储器芯片的硅片下空间和封装结构作出改进，并未公开在存储芯片的介质层的第二区域中嵌入设置有南桥及其IO设备功能模块和/或可信平台模块和/或可信密码模块，以及存储芯片中配置具有基本输入输出系统功能且存储芯片为混合内存的非易失性部分或混合高速缓存器的非易失性部分的相关内容或给出相应技术启示，上述内容也并不属于本领域的公知常识。
综上所述，对比文件1未公开上述区别技术特征（3）和（5），亦未给出应用上述区别技术特征（3）和（5）以获得权利要求1请求保护的技术方案的技术启示，上述区别技术特征（3）和（5）也不属于本领域的公知常识。由于上述区别技术特征（3）和（5）的引入，使得本申请的技术方案获得了如下有益的技术效果：充分利用了3D存储阵列下面的硅片未利用空间，将南桥及其相关IO 设备功能模块和/或可信平台模块/可信密码模块芯片功能集成在内，同时也可将3D非易失性存储器芯片的一部分作为基本输入输出系统(BIOS)功能，还可作为混合内存或混合缓存器的非易失性部分从而简化母板上的结构并提升计算机性能。
因此，权利要求1所要求保护的技术方案相对于对比文件1和本领域公知常识的结合具有突出的实质性特点和显著的进步，具备专利法第22条第3款规定的创造性。
对前置审查意见的评述
对前置意见的评述请参见第2部分具体理由的阐述。
至于本申请是否还存在其他缺陷，均留待后续程序继续审查。
基于上述理由，合议组做出如下复审决定。
三、决定
撤销国家知识产权局于2018年09月29日对本申请作出的驳回决定。由国家知识产权局原审查部门在本复审决定所依据的审查文本的基础上对本申请继续进行审查。
如对本复审请求审查决定不服，根据专利法第41条第2款的规定，复审请求人可以自收到本复审决定之日起三个月内向北京知识产权法院起诉。
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